英特尔展示了新的芯片包装权力

英特尔展示了新的芯片包装权力

英特尔展示了新的芯片包装权力

包装可能从未成为流行语话语中的热门主题。由于摩尔的法律似乎不再提供曾经的影响,更好地计算的另一个路径是通过将芯片更紧密地连接在同一包装中。

在最近的Semicon West活动中,英特尔展示了与包装相关的三项新的研究工作。首先将两个现有技术组合到更紧密地集成的小芯片,其是较小的芯片在封装中连接在一起,以形成通常作为单个芯片产生的系统。第二次努力通过在3D堆叠的顶部添加模具来提供电力输送效率。最终的研究工作是Intel的Chiplet-to-Chiplet接口的改进,称为高级接口总线(AIB)。

第一份名为“CO-EMIB”的努力基本上是一种组合两个现有英特尔包装技术的方式:EMIB(对于嵌入式多岛互连桥)和Foveros。前者通过使用嵌入包装的有机基质中的一小块硅桥接两个小芯片。硅上的互连线可以比有机基板更窄,并且可以更紧密地堆叠以形成高带宽芯片到芯片连接。该方法已被用于生产Intel Stratix 10 FPGA等系统,其实际上是与两个高带宽DRAM和四个高速收发器小芯片连接的FPGA小芯片在同一包装中。

Foveros是英特尔的3D芯片堆叠技术。这项技术允许模切到模具的距离仅为50微米,然后导致高带宽垂直连接。通过硅通孔(或TSV),通过底模硅垂直通过的导体,然后将堆叠连接到封装基板。

将两者组合到CO-EMIB中,通过高密度EMIB网桥进行两个或多个Foveros堆栈,以构建更复杂的系统。由于连接只有微米,使用难以制造完全平面的有机基质,并且可以相当大的区域,它变得非常困难。

“它的规模变得越来越厉害地[依赖]如何通过装配过程保持所有维度公差,”英特尔组件研究和技术开发集团的研究员Johanna Swan说。 “为了管理结构的大小,过程技巧变得更加重要。我们能够在更大的区域上展示保持这种尺寸稳定性的路径。“

第二种研究工作,英特尔的全向互连(ODI),基本上允许EMIB类似的垂直连接。这些大于典型的通过硅通孔,横跨约70微米,而普通的TSV 10微米。大直径使它们特别适合向3D堆叠内的顶部模具提供电力。 “随着该区域的规模,您可以获得更清洁,更高效的电力交付,”Swan补充道。

MDIO,第三次努力的产品,应根据英特尔的Semicon West演示文稿来到2020年。它提供200千兆字节,每毫米的芯片边缘与AIB的63 GB / S-mm,它使用0.50微微约会,而aib的0.85。英特尔将MDIO与TSMC的Lipincon技术进行比较,这也预计在2020年,每位围绕同一微微约会提供67 GB / S-MM。

英特尔r.&D声称它将继续尝试从芯片中增加凸起 - 焊球开/关斜面的数量,这在给定区域中可用。最终,摆脱焊料是他们与这些研究努力的主要目标。焊料和铜互连之间的金属间界面限制了电流,因此芯片制造商现在探索了一种称为“混合粘合”的技术,该技术使用介电材料和热量将一个芯片的铜焊盘连接到另一个芯片的铜焊盘而不使用焊料。